PCB設(shè)計等長與等時

大家好，小科來為大家解答以上問題。PCB設(shè)計等長與等時這個很多人還不知道，現(xiàn)在讓我們一起來看看吧！

1、作者：吳軍一博科技高速公路團隊負責人；來源：高速先生微信微信官方賬號

2、論平等與等時性

3、《纏繞》系列的第一篇文章發(fā)表后，研討會的籌備工作就開始了，隨后是長達一個月的商務(wù)旅行。

4、最后，我有時間繼續(xù)這個話題。先看看大家之前的回復。我漏掉了受訪者的名字，只保留了答案：

5、游戲開始，大家直接回復了高速先生的微信號，并列出了自己做過或者認可的等長設(shè)計要求。之前的一些回答如下：

6、…… ……

7、如前所述，現(xiàn)在流行說三遍重要的事情：

8、1.相等的長度從來不是目標，但是系統(tǒng)需要相等的時間.

9、2.除了相位的差分對同步，大部分同步都是為了定時！

10、3.為了給定時繞線，我們必須了解定時關(guān)系，理解時序圖。

11、每次看到時序圖，這會兒都會黑，不是嗎？

12、計時是一個每個人都頭疼又覺得很復雜的話題，所以高速男陳驍先生在之前的計時話題中嘗試用兩對情侶的戀愛關(guān)系來解釋計時問題。不知道有多少人真正理解繞口令這個比喻。我的印象是，80后和90后的學生似乎很快就能理解陳驍?shù)囊馑迹?0后的學生一般會說他們更暈。

13、讓時間問題變得清晰和簡單是一個巨大的挑戰(zhàn)。高速度先生的精神是迎難而上，亦步亦趨。

14、我的目標不是給你看復雜的時序圖，也不是引用任何隱喻和聯(lián)想，這樣你就能簡單地理解時序圖。

15、借用一個好的圖，我們可以一次了解三個主要的計時系統(tǒng)(這里忽略了很少用到的內(nèi)部同步時鐘系統(tǒng))。

16、并行總線包括早期的公共時鐘和現(xiàn)在流行的源同步時鐘，然后是串行總線。

17、區(qū)分三個系統(tǒng)也很簡單，后續(xù)文章會跟大家一起來。

18、公共時鐘時序

19、帶公共時鐘的并行總線，十幾年前的技術(shù)，跟不上高速設(shè)計的需求，但還是有一些應(yīng)用，比如公共Local總線基本上就是公共時鐘總線。

20、有CPCI總線，PCIX總線，早期的SDRAM等等。

21、判斷公共時鐘總線是否通用的主要特點是外部時鐘分配器(或FPGA)分別向發(fā)送和接收芯片發(fā)送時鐘線。

22、如下圖所示，公共時鐘總線必須是能夠找到外部同步時鐘的總線。

23、公共時鐘總線的時序特征是，在時鐘的最后一個邊沿，發(fā)送芯片鍵入數(shù)據(jù)，然后在時鐘的下一個邊沿，接收芯片接收數(shù)據(jù)。

24、為了簡化下面的理解，假設(shè)時鐘到達驅(qū)動器和接收器的時間相同，即時鐘線長度相等(這也是最常規(guī)的設(shè)計思路)。

25、影響時序的因素有Tco、Tskew、Tjitter、Tcrosstalk…….看起來很復雜。簡單來說，只要滿足兩個條件，就可以滿足時序要求：

26、在一個時鐘周期內(nèi)，數(shù)據(jù)應(yīng)該從驅(qū)動器發(fā)送到接收器，并且應(yīng)該有足夠的建立時間。

27、在第二個數(shù)據(jù)到來之前，前面的數(shù)據(jù)應(yīng)該有足夠的保留時間。

28、如果滿足條件1，則要求Tclk容納數(shù)據(jù)到達所需的所有時間，包括數(shù)據(jù)輸出延遲(Tco)、數(shù)據(jù)飛行時間(Tflighttime)、數(shù)據(jù)保留時間要求(Tsu)以及影響時間序列的所有因素(Tcrosstalk、Tjiter……...........

29、TPCB偏斜Tclock偏斜Tjitter Tco數(shù)據(jù)Tflt數(shù)據(jù)Tsetup

30、滿足條件2，即下一個數(shù)據(jù)將被添加到最小數(shù)據(jù)輸出延遲(Tco min)加上最小數(shù)據(jù)飛行時間(Tflight

Tco data +Tflt data +Tclock skew+Tpcb skew>Thold

真正設(shè)計的時候，我們需要從器件手冊查找相應(yīng)的數(shù)據(jù)來進行時序計算。

33、從理解角度來說，卻不用那么復雜。

0.3ns

上圖是一個實際案例計算后的結(jié)果，我們從中只要看懂兩個事情：

一、共同時鐘總線時序關(guān)系隨著TClk的減小，難度急劇加大。

38、33M、66M的共同時鐘總線，適度關(guān)注拓撲結(jié)構(gòu)和端接來保證信號質(zhì)量就夠了，不需要任何繞線。

39、100M以上的共同時鐘總線時序開始變得緊張，133M以上的系統(tǒng)，建議一定要做時序分析，否則風險很大。

二、共同時鐘總線時序是對總長的要求，不是等長，借用Cadence Allegro的規(guī)則管理器來解釋，共同時鐘總線最合適的電子規(guī)則是Total Etch Length，而不是我們常用的各種Propagation Delay。

注：100M或者133M以上的時候，由于時序非常緊張，有可能通過控制外部時鐘Skew（布線或者調(diào)整寄存器）的方式來調(diào)節(jié)時序，這時對以上不等式兩邊進行調(diào)整的過程中會涉及到總長的差異問題。

42、但是也還是用Total Etch Length的規(guī)則來約束設(shè)計，而不是Propagation Delay

講了這么多，大家繼續(xù)暈菜有沒有？想把時序講簡單，是不是Mission Impossible？

還是簡單總結(jié)一下：

1. 共同時鐘總線時序關(guān)系隨著速率增加，時鐘周期減小，設(shè)計難度增加

2. 共同時鐘總線時序是對總長的要求，一般情況下可以理解為盡量走短；沒有等長要求

3. 如果因為時序調(diào)整的原因，需要繞線的時候，盡量保證長線不要繞的更長

4. 100M以上的共同時鐘總線，建議進行時序計算，避免風險

審核

本文到此結(jié)束，希望對大家有所幫助。